臺積電將於2025年下半年開始使用其N2（2nm級）製造工藝大規模生產半導體，目前該公司正在盡最大努力完善該技術，降低可變性和缺陷密度，從而提高良率。正如臺積電的一名員工最近所說，該團隊已成功將測試晶片的良率提高6%，為公司客戶“節省數十億美元”。

這位自稱Dr. Kim的臺積電員工並未透露該代工廠是否提高SRAM測試晶片或邏輯測試晶片的良率。考慮到臺積電將於明年1月開始提供2nm技術的多專案晶圓服務，因此臺積電不太可能提高最終將以2nm製造的實際晶片原型的良率。

提高SRAM和邏輯測試晶片的良率確實非常重要，因為最終，它可以為客戶節省大量成本，客戶支付晶圓費用，從而受益於更高的良率。

臺積電的N2將是該公司首個使用全柵（GAA）納米片電晶體的製造工藝，該工藝有望大幅降低功耗、提高性能和電晶體密度。特別是，臺積電的GAA納米片電晶體不僅比3nm FinFET電晶體小，而且通過提供改進的靜電控制和減少洩漏，在不影響性能的情況下實現更小的高密度SRAM位單元。它們的設計增強了閾值電壓調節，確保可靠的操作，並允許進一步小型化邏輯電晶體和SRAM單元。然而，臺積電必須學習如何以可觀的良率生產全新的電晶體。

據預測，使用N2製造的晶片在相同電晶體數量和頻率下比在N3E節點上製造的晶片功耗降低25%~30%，在相同電晶體數量和功率下性能提升10%~15%，在保持與N3E上製造的半導體相同速度和功率的情況下電晶體密度提高15%。

臺積電預計將在2025年下半年某個時候（很可能在2025年底）開始在其N2工藝上量產晶片。為此，臺積電將有充足的時間來提高產量並降低缺陷密度。

來源：中國集微網